浅谈数字ＩＣ设计技术-通信工程毕业论文(2)
2013-08-09 01:05
导读：(18)完成详细的布线工作。 (19)从完成了详细布线的设计中提取详细的延时信息。 (20)把步骤(19)提取出来的延时信息反标给综合工具和静态时序分析工具。
(18)完成详细的布线工作。
(19)从完成了详细布线的设计中提取详细的延时信息。
(20)把步骤(19)提取出来的延时信息反标给综合工具和静态时序分析工具。
(21)Post-layout静态时序分析。
(22)在综合工具中实现现场时序优化(可选项)。
(23)Post一alyout网表功能仿真(可选项)。
(24)物理验证后输出设计版图数据给芯片加工厂。
对于任何CI产品的开发，最初总是从市场获得需求的信息或产品的概念，根据这些概念需求，CI工程师再逐步完成CI规格的定义和总体方案的设计。总体方案定义了芯片的功能和模块划分，定义了模块功能和模块之间的时序等内容。在总体方案经过充分讨论或论证后开始CI产品的开发。CI的开发阶段包含了设计输入、功能仿真、综合、DFT(可测试设计)、形式验证、静态时序分析、布局布线等内容。而CI的后端设计包括布局、插入时钟树、布线和物理验证等内容，后端设计一般能在软件中自动完成，如SIE软件就能自动完成布局布线。
三、IC开发过程介绍
IC开发过程包括设计输入、功能仿真、综合、可测试性设计DFT、形式验证、静态时序分析、布局、插入时钟树、布线、物理验证等内容，下面分别进行详细介绍。
设计输入:一般包括图形与文本输入两种格式。文本输入包括采用verilog和vHDL两种硬件描述语言的格式，verliog语言支持多种不同层次的描述，采用硬件描述语言主要得益于采用综合器来提高设计效益;图形输入一般应该支持多层次逻辑图输入，主要应用在一些专门的电路设计中，但是图形输入耗时费力且不方便复用。
功能仿真:功能仿真的目的是为了验证设计功能的正确性和完备性。搭建的测
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试环境质量和测试激励的充分性决定了功能仿真的质量和效益，仿真工具也是比较多，而且功能比较齐全。
综合:所谓综合，就是将设计的HDL描述转化为门级网表的过程。综合工具(也可称为编译器)根据时间约束等条件，完成可综合的TRL描述到综合库单元之间的映射，得到一个门级网表等;综合工具可内嵌静态时序分析工具，可以根据综合约束来完成门级网表的时序优化和面积优化。
可测试性设计DFT:目前大多数CI设计都引入可测试结构设计，一般在电路初步综合后可进行DFT设计。典型的DFT电路包括存储单元的内建自测BIST电路、扫描链电路和边界扫描电路。BIST电路是为了测试而设计的专门电路，它可以来自半导体生产厂商，也可以用商用的工具自动产生。扫描链电路一般是用可扫描的寄存器代替一般的寄存器，由于带扫描功能的寄存器的延时与一般的寄存器并不一致，所以在综合工具进行时序分析时最好就能考虑这种“附加”的延迟。边界扫描电路主要用来对电路板上的连接进行测试，也可以把内部扫描链的结果从边界扫描电路引入。
形式验证是一种静态的验证手段，它根据电路结构静态地判断两个设计在功能上是否等价，从而判断一个设计在修改前和修改后其功能是否保持一致。
静态时序分析:静态时序分析是CI开发流程中非常重要的一环。通过静态时序分析，一方面可以了解到关键路径的信息，分析关键路径的时序;另一方面，还可以了解到电路节点的扇出情况和容性负载的大小。
布局:布局被认为是整个后端流程最关键的一步，布局首先是在满足电路时序要求的条件下得到尽可能小的实现面积，其次布局也是把整个设计划分成多个便于控制的模块。布局的内容包括把单元或宏模块摆放到合适的位置，其目的是为了最大限度地减小连线的RC延迟和布线的寄生电容效应，此外，良好的布局还可以减小芯片面积和降低布线时出现拥赛现象的几率。
（转载自中国科教评价网www.nseac.com ）
插入时钟树:时钟树又称时钟网络，是指位于时钟源和它所有扇出的寄存器时钟输入端之间的BUFFER驱动逻辑，时钟树通常根据物理布局情况生成。时钟树的插入关键在于如何控制时钟信号延时和时钟信号扭曲，因为较大的延迟对解决电路的保持时间问题不利，较大的时钟扭曲往往增加寄存器锁存不稳定数据的几率。但是时钟信号延迟和时钟信号扭曲问题是对矛盾，如果设计对两者都要求比较严格的话，时钟树的插入往往需要考虑比较多。
布线:布线分为两个阶段完成:预布线和详细布线，
