数值计算中Bcd码校验电路的分析与设计(2)

图三 一位串行BCD加法器电路

下面是基于4位并行BCD加法器算法的一种快速BCD的加法器VERILOG硬件描述语言程序及其仿真结果。

module bcd_check (data_i,data_o,cy_i,cy_o,en,z_i,z_o);

input data_i;

input cy_i;

input z_i;

input en; //insructure

output cy_o;

output data_o;

output z_o;

wire [3:0] data_i;

wire cy_i;

wire en;

reg z_o;

reg cy_o;

reg [3:0] data_o;

/