基于DSP平台的USB接口设计(2)

经过详细的时序分析发现，大部分问题可以通过在DSP固件设计的加入延时，或者设置DSP的WSGR寄存器来解决。但是有一个问题，必须在硬件上加以解决。图2是DSP（TMS320C2XX）的写时序。

图3 PDIUSBD12写时序

图2中，参数th(W-D)是指在WE信号变高（无效）以后，所写的数据将仍然保持有效的时间。这个值最小为3ns，最大为14ns，所以所写的数据在WE信号无效以后还会维持有效，大约3～14ns（实际的延时介于这两个值之间）。

图3是PDIUSBD12所要求的写时序。图中，参量tWDH是与DSP（TMS320C2XX）参量th(W-D)相对应的另外一个参量。这个参量反映了PDIUSBD12要求微控制器在向其中写数据时，所写的数据在WR信号无效之后，要继续保持有效的时间。这个参量最小值为10ns。也就是说，PDIUSBD12要求所写的数据最少要保持有效10ns（在WR无效之后）。

由此可以看出，DSP（TMS320C2XX）的写时序不能可靠地保证满足PDIUSBD12的要求，而且这个问题无法通过软件加延时的方法来解决，必须通过硬件来处理。经过分析对比，最后决定采用一个很简单但是后来事实证明非常有效的方法来调整它们之间的时序。那就是在DSP（TMS320C2XX）与PDIUSBD12的总线之间加一个双向缓冲器-74LS245。这个芯片可以在它们的时序之间引入一个延时。虽然这个延时并不可靠、但是由于DSP（TMS320C2XX）本身会在WR无效后，继续保持数据有效一段时间（前面已讲过），这要仅仅需要将延时适当延长一点就可以了。74LS245所造成的延时典型值为15ns，最小也为8ns。这样，加上原来DSP写时序的延时，就可以满足PDIUSBD12所要求的写时序了。

另外由于加入74LS