相位差可调的双通道信号发生器的设计(2)

信号发生器由计算机、接口电路、CPLD、频率合成芯片、低通滤波器组成，其组成框图如图2所示。计算机通过接口电路和CPLD分别给两片频率合成芯片AD9852送人频率控制字、相位控制字和幅值控制字，使其输出一定频率、相位和幅值的正弦波信号，经过低通滤波器后形成平滑的正弦波。

要使两路输出信号A和B的相位差可调，必须保证两路信号同步，为此要满足以下条件：

(1)输入到两个AD9852的参考时钟之间要有足够小的相位偏移。这个相移会导致输出信号之间产生与之成比例的相移。因此必须精心进行布线设计，使从CPLD输出参考时钟的引脚到两个AD9852的参考时钟输入引脚的引线距离相等，以保证系统时钟同步。另外，参考时钟上升／下降沿的抖动应尽可能小，并且上升／下降时间应尽可能短，因为不同AD9852输入电路的触发电压不同，因此参考时钟的上升／下降沿时间长会增加输出信号的相位误差。

(2)频率控制字送到AD9852的数据缓冲区后，还必须通过一个更新时钟才能将数据缓冲区中的数据送到相位累加器，成为有效数据后进行输出。AD9852有两种更新时钟产生方式，一种由芯片内部自动产生，另一种由外部提供。要使两路输出信号同步，必须使用外部I／O更新时钟，同时必须使参考时钟信号(REFCLK)与外部I／O更新时钟(UPDATE CLK)上升沿之间满足图3所示的时序关系。

更新时钟的上升沿必须在参考时钟的下降沿0．3ns之后与下一个下降沿1．5ns之前之间(图3中深色区间为有效区域)产生，这样可以使两个AD9852工作在相同的系统时钟(参考时钟乘以一定倍数)下，且它们的系统时钟脉冲数相差不能超过1个脉冲。

(3)在第一次传送数据之前必须先使AD9852复位，以保证AD9852的输出相位可知。因为AD9852的相位输出是连续的，所示复位信号可使两个AD9852的相位累加器复位到COS(0)状态。新的数据送到相位累加器时，它们之间的相位关系可以得到保持，也可以通过相位控制字来调节两片AD9852之间的相位差。

CPLD(大规模可编程逻辑器件)具有静态可重编程或在线动态重构的特性，使得硬件功