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基于CPLD的系统中I2C总线的设计(2)

2014-08-04 01:55 初始化过程依靠ＡＤ９８８３的ＳＤＡ和ＳＣＬ两引脚进行。在系统中用ＣＰＬＤ器件,ＡＬＴＥＲＡ公司的ＥＰＭ３２５６Ａ,实现初始化：按照Ｉ２Ｃ总线协议向ＡＤ９８８３的１９个内部寄存器（０１Ｈ～１３Ｈ）写入１９组固定的８位数据；第１４Ｈ寄存器为只读型同步检测寄存器，仅用于检测几个关键的数据设置。

可见该Ｉ２Ｃ总线模型如下：单主操作，只实现简单的写和读操作（亦可只有写操作，只是硬件调试的时候会麻烦些），写地址连续，没有竞争和仲裁，是很简单的Ｉ２Ｃ总线系统。由此设计了如图３所示的ＩＰ核。其中，ＲＥＳＥＴ为复位信号，ＣＬＫ为系统时钟。

为了软件仿真方便，把双向数据线ＳＤＡ用分离的两条线模拟：ＳＤＡ为数据输出，ＳＤＡＡＣＫ为ＳＤＡ的应答信号。软件仿真成功后，只要把ＳＤＡ设置为双向，稍微修改一下程序就可以向ＣＰＬＤ器件下载，进行实际应用。

对ＡＤ９８８３内部地址连续的寄存器进行初始化，Ｉ２Ｃ总线上传输的时序信号依次为：开始信号（Ｓ）；从器件地址和写操作位（ＳＬＡＷ）；内部寄存器基地址（Ｂａｓｅ Ａｄｄｒｅｓｓ）；写入基地址的数据（Ｄａｔａ０）；写入下一地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１）的数据（Ｄａｔａ１）；写入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋２）的数据（Ｄａｔａ２）；……；写入地址（Ｂａｓｅ Ａｄｄｒｅｓｓ＋１８）的数据（Ｄａｔａ１８）；停止信号（Ｐ）。

针对ＡＤ９８８３，如果电路中的Ａ０引脚煟担担＃牻拥缭矗则ＳＬＡＷ＝“１００１１００１”；Ｂａｓｅ Ａｄｄｒｅｓｓ＝“０００００００１”，Ｄａｔａ０～Ｄａｔａ１８是依据实际需要写入的初始化数据。

２．２ ＩＰ核程序的编写

整个程序用ＶＨＤＬ语言编制，ＳＣＬ输出时钟的设计是基于ＣＬＫ输入时钟的６４分频的。程序由三个状态组成：开始（ＳＴＡＲＴ）、转换（ＳＨＩＦＴ）和应答（ＡＣＫ）。状态定义如下：

ｔｙｐｅ ｓｔａｔｅｓ ｉｓ 煟螅簦幔颍簪煟螅瑁椋妫簪煟幔悖耄牔

ｓｉｇｎａｌ ｍｙ＿ｓｔａｔｅｓ 煟螅簦幔簦澹螃

下面给出部分进程的源代码以供参考。

２．２．１开始信号的产生

ＰＲＯＣＥＳＳ煟悖欤