基于分布式算法和FPGA实现基带信号成形的研究(2)

若取截短长度为输入信号元宽度的4倍，则当输入信号为“1111”时，系统的输出波形如图1所示。

图中，h'(t)为h(t)的截短。由图1可知，只需要求出Δ时间段的波形叠加值，依次输出，就可以得到输入信号的成形波形。若在段内抽样8点，则每个样点有2 4个可能值，共有2 4 x 8=128个数据。将这128个数据存入查找表中，用连续四个输入信号进行寻址，就可以不必计算二进制除法，从而提高系统的运算速度。其硬件原理图如图2所示。

图中，SSR是一个四位移位寄存器，数据串行输入，并行输出，初始状态预置为“0000”，每一时钟信号读入一位数据，同时串行移位；计数器为8位，每次时钟从000计数至111；ROM的宽度为7位，存储2 7个数据，对应各个样点的数值，每次时钟到来时，输出8个10比特宽的数据。

3 用FPGA实现

由图2可知，系统主要由移位寄存器、计数器和查找表组成，其中查找表（ROM）对系统运算速度的影响最大。如果直接用宽度为7的查找表进行寻址的话，最长的寻址路径需要2 7个系统时钟，这样损失太大。所以考虑用寻址宽度小的查找表。假定系统输入数据的码速度为4