为了减小规模，可以利用部分表计算，然后将结果相加。假定长度为LN的内积为：
将和分配到L个独立的N阶并行DA的LUT之中结果如下：
如图2所示，实现一个4N的DA设计需要3个次辅助加法器。表格的规模从一个2 N×B位的LUT降到4个2 N×B的位表。
如果再加上流水线寄存器，由于EPFl0K20每个LC后面都跟有一个寄存器，所以并没有增加电路规模，而速度却得到了提高。
2．2 并行方式
采用并
