基于PCI接口的高速数字信号处理板卡的设计(2)

EPLD选用Altera公司的EMP7128S，用它来完成ADC采样控制、FIFO的读写控制、采样结束中断的产生等功能。采用Altera提供的MAXPLUS II集成开发环境软件，它支持VHDL、Verilog HDL和AHDL语言，此外它还支持直接输入原理图的方式。本文采用AHDL语言编写。图2是仿真的时序图，其中CLK是输入的外时钟信号，WR是FIFO的写信号，ENCODE是ADC的采样时钟信号，TR是采样触发信号，INT是输出的中断信号。COUNT是数据采样长度计数器，虽然FIFO可以提供全满、半满的标志位，但仅以此作为中断的产生条件，就限制了采样长度的灵活性。为在应用中自定义采样长度，实现对任意大小的数据（最大不超过FIFO的存储深度）进行采样，设计中引入了采样长度计数器。只要恰当设置COUNT的计数初值（大小为采样长度的补码），使计数器溢出时给出INT中断信号，就可以实现此项功能。ADC采用的是AD9051，它采用5级流水线（Pipeline）结构输出数据，所刚启动采样时，由于流水线未被充满，前面输出的5个数据是无效的，自第6个数据起才开始将A/D变换的结果存入FIFO中。

图4 采用正确串行电阻端接时的仿真波形

4 SBSRAM接口设计