多DSP系统实现雷达极化信号两对IQ的采集和处理(2)

1.10 逻辑控制

板上所有逻辑均由CPLD或者FPGA控制。灵活方便，易于修改。

2 几个难点问题的设计

2.1 总线开关实现多DSP共享数据

图4方法用的芯片多，对板上的译码控制、印制板走线都带来困难。设计采用了总线切换和乒乓读的方式见图5，用一片CPLD实现两个DSP对一组数据的分享。

方法是DSP1先读上面两片DPRAM，与此同时，DSP2读下面两片DPRAM。也就是DSP1数据总线挂在上面两片DPRAM上，DSP2数据总线挂在下面两片DPRAM上。当DSP1读完后发信号SW_EN1置1申请交换。同样，DSP2读完后也发SW_EN2置1申请交换。如果SW_EN1和SW_EN2均为1，即可以交换，DSP1上数据线挂在下两片DPRAM，而DSP2数据线挂在上两片DPRAM上。实现两个DSP共享交叉读一组双口RAM数据。注意：切换发生后，产生一个信号SW_BUS，两个DSP各自采样到这个信号，表示可以读另外两片DPRAM的数据了。从时序图6上可以看到，总线切换后，有20ns左右的不稳定期。所以在收到SW_BUS信号为1时，DSP要延时20ns再读另外的两片DP