ISP技术在高速数据采集模块中的应(2)

２．１ ｉｓｐＬＳＩ２０３２的主要结构

ｉｓｐＬＳＩ２０３２的结构主要包括全局布线区、万能逻辑模块、输出布线区、输入总线和巨块五个部分。其中全局布线区（Ｇｌｏｂａｌ Ｒｏｕｔｉｎｇ Ｐｏｏｌ）位于芯片中央,它将所有片内逻辑联系在一起,其输入输出之间的延迟是恒定和可预知的。ＧＲＰ在延时恒定并且可预知的前提下，提供了完善的片内互连性能。这种独特的互连性保证了芯片的高性能，从而可容易地实现各种复杂的设计。

万能逻辑模块是该器件的基本逻辑单元,它由逻辑阵列、乘积项共享阵列、输出逻辑宏单元和控制逻辑组成。当乘积项共享阵列将乘积项分配给或门后,可通过一个可编程的与／或／异或阵列输出来控制该单元中的触发器,从而使乘积项的共享更加灵活。每个输出逻辑宏单元有专用的触发器,每个触发器与其它可组态电路的连接类似ＧＡＬ的ＯＬＭＣ,也可以被设置为组合输出或寄存器输出。片内灵活的时钟分配网络可进一步加强ＧＬＢ的能力。每一个ＧＬＢ的时钟信号既可选用全局同步时钟，也可选用片内生成的异步乘积项时钟。

输出布线区是介于ＧＬＢ和ＩＯＣ之间的可编程互连阵列,通过对该区的编程可以将任一个ＧＬＢ输出灵活地送到Ｉ／Ｏ端口的某一个上，以便在不改变外部管脚排列的情况下，修改片内逻辑电路的结构。

输入输出单元（Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｃｅｌｌ）中的输入、输出或双向信号与具体的Ｉ／Ｏ引脚相连接,可以构成输入、输出、三态输出的Ｉ／Ｏ口。

巨块是ＧＬＢ及其对应的ＯＲＰ、ＩＯＣ的总称。Ｉｓ-ｐＬＳＩ２０３２中有两个巨块,通常分布在全局布线区的两侧。每个巨块均包含ＧＬＢ、Ｉ／Ｏ口和专用输入端,其中专用输入端不经锁存器即可直接输入。它们均可在软件分配下供本巨块内的ＧＬＢ使用。

２．２ ｉｓｐＬＳＩ２０３２的工作过程

外部信号一般通过Ｉ／Ｏ单元引导全局布线区，全局布线区主要完成任意Ｉ／Ｏ端到任意ＧＬＢ的互连、任意ＧＬＢ间的互连以及各输入Ｉ／Ｏ信号到输出布线区的连接。器件的所有功能均可由一个ＧＬＢ或多个ＧＬＢ级联完成。在设计中，笔者使用的是ｉｓｐＬＥＶＥＲ软件，它包含有Ｌａｔｔｉｃｅ编译器、顶层项目管理器、设计输入编辑器等熗时还包括Ｌａｔｔｉｃｅ门级功能和实时仿真器，因而能够对原理图、ＶＨＤＬ或Ａｂｅｌ－ＨＤＬ语言进行仿真熎渖杓屏鞒倘缤迹乘示。

（转载自中国科教评价网http://www.nseac.com）