一种MCU时钟系统的设计(2)

τＣＬ＜Ｔ１＋Ｔ３＋Ｔ４ 或 τＣＬ＜Ｔｐ－Ｔ２ （２）

其中，Ｔｐ＝Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４

图4 二分频电路及时钟驱动器

这样就可把双边约束（１）式简化为单边约束（２）式了。无论是有效信号或是无效信号，都可以以任意快的速度通过ＣＬ而不会造成竞争。

当然，相数过多又会使设计复杂度提高，因此这里选择了两相不重叠时钟。

３ 时钟系统逻辑电路设计

３．１ 两相不重叠时钟产生的方法

两相不重叠时钟产生电路如图３所示。ｃｌｋ为外部晶振产生的送入ＭＣＵ的单相时钟，Ｉ１是ＭＣＵ内部产生的保护信号，正常工作时Ｉ１为低电平，发生故障时熑缬捎谠肷干扰导致ＰＳＥＮ和ＲＤ、ＷＲ同时有效的错误发生时牐桑北涑筛叩缙蕉关闭时钟；当系统复位时，会使得图３中Ｉ１为低电平，恢复ｃｌｋ的输入。由于正常情况下ＰＤ为低电平，所以ｃｌｋ等同于经过三个非门变成图中的单相输入信号，加到用“或非”门交叉而构成的Ｒ－Ｓ触发器，单相时钟从左边加到一个“或非”门上，反相后加到另一个“或非”门上，这样得到的ＣＫ１和ＣＫ２