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·完全兼容IEEE 802.3u协议
·支持16/8bit打包缓冲数据宽度和32/16bit主机总线数据宽度
·分离的TX和RX FIFO,支持全双工模式,独立的TX和RX通道
·丰富的片上寄存器,支持各种各样的网络管理功能
·支持16/8bit的用于打包缓冲器的SRAM接口、支持片上FIFO的突发DMA模式
·自动设置网络速度和协议的NWAY功能
·可选的EEPROM设置,支持1kbit和4kbit的EEPROM接口
·支持软件EEPROM接口,方便升级EEPROM的内容
图3 DSP和以太网接口部分硬件设计
2.3 系统结构
2.3.1 ADC数据采集部分
CPLD1由DSP提供时钟信号,主要作用是提供扫描表SRAM的地址,扫描表SRAM的数据由DSP写入。扫描表输出的数据用来设定A/D转换的通道和仪表放大器的增益。ADC采用14位的LTC1416。32路模拟信号通过多路复用器后,其中一路信号被选中,进入仪表放大器,放大之后进入ADC。ADC的转换时钟由DSP的定时器提供。
2.3.2 DSP数据处理部分
ADC转换后的14位数据通过FIFO进入DSP进行处理,FIFO采用4片CY7C425形成乒乓结构,以实现模拟信号的不间断采样。DSP扩展一片Flash Memory作为DSP的程序存储器,另外还扩展了一片SRAM作为程序缓存。脱机运行时,DSP将Flash中的程序写入SRAM,再写入DSP内部RAM。CPLD2主要用于控制FIFO的读写,并且提供以太网接口部分的控制信号。DSP系统中的数字信号处理算法主要实现滤波、采样率变换、非线性修正、温漂修正等。
2.3.3 以太网接口部分
以太网主控芯片MX98728EC通过RJ45接口连接以太网,扩展一片SRAM作为以太网数据收发存储器,另外又扩展一片E