高速数据采集系统中高速缓存与海量缓存的实现(2)

ＦＰＧＡ选用ＥＰ１Ｋ５０，它的逻辑门数为５万门，内含１０个ＥＡＢ（嵌入阵列块）。每个ＥＡＢ实际上是４ｋｂｉｔ的ＲＡＭ，可以用来构造ＦＩＦＯ、双口ＲＡＭ等。本系统应用两块ＥＡＢ构成了两个２５６×１６ｂｉｔ的ＦＩＦＯ，因而可将两路Ａ／Ｄ转换结果分别送入两个ＦＩＦＯ，然后在ＦＰＧＡ的输出端将两个ＦＩＦＯ中的数据交替地读出写入ＩＳ６１ＬＶ２５６１６，每个ＦＩＦＯ每次读出１２８个采样数据。Ａ／Ｄ转换器的输出为１２位数据，而ＦＰＧＡ的片内ＦＩＦＯ和片外ＩＳ６１ＬＶ２５６１６的数据字宽都为１６位。在存储、传送时，将高４位补０即可。两路Ａ／Ｄ采样速度都为２５ＭＨｚ，复用后输出的速率为５０ＭＨｚ，这个速度对于ＩＳ６１ＬＶ２５６１６和ＥＰ１Ｋ５０都是完全可以达到的。ＦＰＧＡ的作用除了构造ＦＩＦＯ以实现数据通道复用外，还可以作为协处理器由板上ＤＳＰ控制来进行一些简单高效的数据预处理（如插值、取平均、ＦＩＲ滤波等）。同时可使用ＥＤＡ工具ＭＡＸ＋ＰＬＵＳⅡ１０．０来对ＥＰ１Ｋ５０的逻辑算法进行设计、编译并仿真，然后下载到ＥＰ１Ｋ５０中实现预定功能。

除了ＦＰＧＡ外，系统还采用了一片ＣＰＬＤ（复杂可编程逻辑器件）来控制采样。前者主要用于数据通道对Ａ／Ｄ采样结果进行缓冲复用以及预处理，后者则负责产生Ａ／Ｄ采样时钟以及作为地址计数器产生地址并提供给两片ＩＳ６１ＬＶ２５６１６以便存入Ａ／Ｄ采样结果等。ＣＰＬＤ不象ＦＰＧＡ那样能完成较复杂的逻辑功能和信号处理算法，但是它具有更高的速度，且管脚到管脚具有固定一致的时延，因而在设计调试时容易获得简单可靠的定时关系，适于实现高速计数器、触发器、译码器等定时要求比较严格的场合。本系统使用ＭＡＸ７１２８ＡＥ来控制采样，其可实现的功能如图３所示。