使用PLD内部锁相环解决系统设计难题(2)

相移以后的时钟对于系统设计有很大的用处。本文利用了相移以后的时钟解决了系统设计中的两个难点，取得了令人满意的效果：

①用PLL解决使能信号漂移的难题；

②使用PLL满足TI的TMS320C62XX系列DSP中XBUS的建立、保持时间要求。

3 使用PLL解决使能信号漂移的难题

由于DSP的XBUS响应FIFO的中断XINT0时，需要回复XRF、XCE0、XOE三个信号。只有三个同时有效时，才可以读FIFO，所以读使能信号RDEN=not(XCE0 or XRE or XOE)；XBUS回复FIFO中断信号XINT1时，需要回复XWE和XCE1两个信号。只有两个信号时有效才可以写FIFO，所以WREN=not(XCE1 or XWE)。

RDEN或者WREN都是由FPGA内部组合逻辑产生的，在FPGA内部组合逻辑的物理延时（tc）为3～5ns。考虑到XBUS的使能信号本身相对于时钟上升沿（td）就有1～7ns，所以使能信号有效相对时钟上升沿来说可能的变化范围为4～12ns，如图4所示。

图3中，系统经过锁相环的相移，驱动FPGA内部逻辑的时钟。相对于XCLK来说，如果XBUS的回应信号的延时为1ns(图4中实线所示部分)，则RDEN经过组合逻辑延迟，变为高有效的时候，可以在时钟的第一个上升沿采样到（图4中实线所示）；如果XBUS的回应信号延时为7ns（图4中虚线所示），则RDEN经过组合逻辑延迟以后，只能在第二个时钟的上升延才能采样到高有效信号。