一种基于CPLD的PWM控制电路设计(2)

ｐｏｒｔ(ｃｌｋ: ｉｎ ｓｔｄ ｌｏｇｉｃ;

Ｑ : ｏｕｔ ｓｔｄ ｌｏｇｉｃ ｖｅｃｔｏｒ(７ ｄｏｗｎｔｏ ０);

ｃａｏ: ｏｕｔ ｓｔｄ_ｌｏｇｉｃ);

ｅｎｄ ｃｏｕｎｔｅｒ;

ａｒｃｈｉｔｅｃｔｕｒｅ ａ_ｃｏｕｎｔｅｒ ｏｆ ｃｏｕｎｔｅｒ ｉｓ

ｓｉｇｎａｌ Ｑｓ: ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(７ ｄｏｗｎｔｏ ０);

ｓｉｇｎａｌ ｒｅｓｅｔ: ｓｔｄ_ｌｏｇｉｃ;

ｓｉｇｎａｌ ｃａｏｌｏｃｋ: ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ(ｃｌｋ,ｒｅｓｅｔ)

ｂｅｇｉｎ

ｉｆ(ｒｅｓｅｔ＝‘１＇)ｔｈｅｎ

Ｑｓ＜＝“００００００００”;

ｅｌｓｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１＇ ｔｈｅｎ

Ｑｓ＜＝Ｑｓ＋‘１＇;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ;

ｒｅｓｅｔ＜＝‘１＇ ｗｈｅｎ Ｑｓ＝２５５ ｅｌｓｅ

‘０＇;

ｃａｏｌｏｃｋ＜＝‘１＇ ｗｈｅｎ Ｑｓ＝０ ｅｌｓｅ

‘０＇;

Ｑ＜＝Ｑｓ;

ｃａｏ＜＝ｒｅｓｅｔ ｏｒ ｃａｏｌｏｃｋ;

ｅｎｄ ａ_ｃｏｕｎｔｅｒ;

图2 PWM可逆控制电路原理图

在原理图中，延迟模块必不可少，其功能是对ＰＷＭ波形的上升沿进行延时，而不影响下降沿，从而确保桥路同侧不会发生短路。其模块的ＶＨＤＬ程序如下：

ｅｎｔｉｔｙ ｄｅｌａｙ ｉｓ

ｐｏｒｔ(ｃｌｋ: ｉｎ ｓｔｄ_ｌｏｇｉｃ;

ｉｎｐｕｔ: ｉｎ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１ ｄｏｗｎｔｏ ０);

ｏｕｔｐｕｔ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１ ｄｏｗｎｔｏ ０)

ｅｎｄ ｄｅｌａｙ;

ａｒｃｈｉｔｅｃｔｕｒｅ ａ_ｄｅｌａｙ ｏｆ ｄｅｌａｙ ｉｓ

ｓｉｇｎａｌ Ｑ１,Ｑ２,Ｑ３,Ｑ４: ｓｔｄ_ｌｏｇｉｃ;

ｂｅｇｉｎ

ｐｒｏｃｅｓｓ(ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ｃｌｋ＇ｅｖｅｎｔ ａｎｄ ｃｌｋ＝‘１＇ ｔｈｅｎ

Ｑ３＜＝Ｑ２;

Ｑ２＜＝Ｑ１;