10G以太网系统中的并行CRC编解码器的设计(2)

记图1中的32个D触发器的输出从右至左依次为d31，d30，…，d0。信息码元的输入端为i。令D=[d0d1…d31]T表示编码器当前所处的状态，I=[i63i62…i0]表示第1至第64个时钟的信息码元输入，向量Dˊ=[d0ˊd1ˊ，…d31ˊ] T表示编码器的下一个状态，D(64)表示64个时钟之后CRC编码器所处的状态。则设计64位并行CRC逻辑编码器，就是找出函数关系D（64）=f（D，I）。

do'=d31 i63

d1'=d0 d31 i63

d2'=d1 d31 i63

d3'=d2

…

d31'=d30

写成行列式，有D'=TD Si63