用CPLD控制曼彻斯特编解码器(2)

2.2 CPLD内部功能设计

2.2.1 系统总体框图

　　设计CPLD内部电路时，采用了模块化设计方法，内含5个模块：16位串并转换器、16位并串转换器、分频器、解码器及控制器。系统顶层逻辑框图如图1所示。

　　以上模块均采用VHDL语言描述。控制器是核心部分，实现对HD-6408接收和HD-6409发送的时序控制。

2.2.2 HD-6408解码时序

　　HD-6408的接收时序如图2所示。

　　（1）引脚定义

VW：输出字有效信号。

DSC：解码移位时钟。

TD：接收数据信号。

SDO：串行数据输出。

BZI、BOI：双极性数据输入。

　　（2）解码时序过程

　　解码器一直监视数据输入线，当接收到有效的同步头和两个有效的曼彻斯特码数据位后，便开始输出。当同步头被识别后，CDS引脚输出同步的类型：如果接收的是命令，便输出高并保持16个DSC周期；如果接收的是数据，就继续保持低电平。TD变高，并在SDO输出NRZ数据期间一直为高。SDO输出一个字后，开始检验奇偶位。如果曼彻斯特码和奇偶位都正确，VW信号输出高，此时解码器开始寻找新的同步头，开始下一个接收周期。接收到新的有效的同步头和两个曼彻斯特码位后，VW信号被复位；否则，在持续大约20个DSC周期后，VW信号变低。

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