CPLD器件在时间统一系统中的应用(2)

　　根据确定的方案，设计的硬件电路如图 2所示。可编程器件EPM7128SLC84-15内部电路如图3所示。

硬件电路由可编程芯片、主时钟、置数电路三部分组成。芯片内部电路由365进制计数器、缓冲电路、并串转换电路、时序脉冲发生器及逻辑门控制电路组成。

　　图2中，置数电路将预置好的时间置入，使得芯片内部的365进制计数器从此时刻开始计数。主时钟是频率为10 MHz的晶振，作为芯片内部时序脉冲发生器的时钟信号。可编程芯片内部电路设计是本课题设计的核心。图 3中，时序脉冲发生器由七级4017级联而成，由外输入时钟作为第一级的时钟。第七级产生的秒信号作为365进制计数器的时钟，该计数器组由九个十进制同步计数器74LS162组成，输出7位二进制形式的秒信号，7位分信号，6位时信号，10位天信号（分为低八位和高二位天信号两组）。输出的时间信号送至缓冲器，