数字频率合成器的FPGA实现(2)

２．２ 相位－幅值转换

用相位累加器输出的数据作为取样地址来对正弦波波形存储器进行相位－幅值转换，即可在给定的时间上确定输出的波形幅值。

２．３ 数模转换

通过ＤＡＣ可将数字量形式的波形幅值转换成所要求的合成频率模拟量形式信号，低通滤波器用于衰减和滤除不需要的取样分量，以便输出频谱纯净的正弦波信号。

对于计数容量为２Ｎ的相位累加器和具有Ｍ个相位取样的正弦波波形存储器，若频率控制字为Ｋ，则ＤＤＳ系统输出信号的频率为：ｆｏ＝ｆｃ×Ｋ／２Ｎ，而频率分辨率则为：Δｆ＝ｆｏｍｉｎ＝ｆｃ／２Ｎ。３　基于ＦＰＧＡ的ＤＤＦＳ结构设计

图２是利用ＤＤＦＳ原理设计的一个信号源发生器的结构框图。图中，ＦＰＧＡ用来控制输出波形的频率、相位和波形的选择。波形数据的存放有两种形式，一种是将固定波形数据存放在ＥＥＰＲＯＭ里，主要有正弦波，三角波，锯齿波煱括半正弦波，半三角波，半锯齿波犑据。而对于特殊的波形，则通过上位机下载到ＲＡＭ里，然后从ＲＡＭ里读取数据。

该系统在工作时，首先由上位机把控制命令和数据参数通过ＵＳＢ接口用ＡＴ９６总线传给ＦＰＧＡ。如果是固定波形，就从ＥＥＰＲＯＭ中读取数据，否则就从ＲＡＭ中读取数据。数据传送给ＦＰＧＡ后即可等待触发信号，触发信号由时基卡或软件给出。触发信号到来之后，就开始读取数据并输出波形。同时由ＦＰＧＡ给上位机一个状态位，该状态位可用于表示发送波形是正在发送，还是已经发送结束了。

信号源的输出频率范围分为如下几档：０．００１Ｈｚ～１Ｈｚ １Ｈｚ～１０Ｈｚ １０Ｈｚ～１００Ｈｚ；１００Ｈｚ～２００Ｈｚ，步进为１／１０００。之所以分档控制，是为了保证输出波形频率具有更高的精度，在输出波形频率较低时可对数据不抽点，频率较高时应进行抽点。要达到较高的频率精度，必须利用数字频率合成器（ＤＤＦＳ）来实现对输出波形频率的控制煵按频率要求对相位增量进行累加，然后以累加相位值作为地