引言 直接数字频率合成(Direct Digital Frequency Synt(2)
2013-07-16 01:04
导读：图中，相位累加器的输出地址的最高位连接到相位转换器，相位转换器根据输出地址最高位值判断波形处于前半个周期（0~）还是后半个周期（~2）。而地
图中，相位累加器的输出地址的最高位连接到相位转换器，相位转换器根据输出地址最高位值判断波形处于前半个周期（0~π）还是后半个周期（π~2π）。而地址转换器通过输出地址的次高位值判断波形是上升（0~π/2）还是下降（π/2~π）。从优化方式可知，经过优化后的波形存储器所需空间仅为以前的1/4。
3.3 按键模块的优化
在频率调整的过程中，键盘是必不可少的。但是，键盘的动作极有可能产生毛刺，由于DDS 系统的频率较高，毛刺可能带来系统的误操作。因此，在按键操作时需要加入按键去抖模块，以提高按键输入的灵敏度。按键去抖模块部分程序如下：
parameter TIME=10;// 设置去抖时间为10ms
clk)
if(key_in ! = 4’hf)if(scan = = TIME) // 有键按下10ms 后读健
begin key_en <= 1’b1; scan <= 1’b0; end
else
begin key_en <= 1’b0; scan <= scan + 1’b1; end
else
begin
if(scan != 0) scan <= scan – 1’b1;
else begin scan <= scan;
key_en <= 1’b0;
endend
4 系统测试
在系统构建完成后，用示波器观察输出波形。经测量，信号发生器输出频率峰峰值稳定在5V 左右，输出频率范围满足设计要求。现测量7 组数据，每组数据测量5 次，测试数据如下所示。
测试结果表明，系统基本满足预先设计要求，但在低频时系统精度不甚理想。分析其原因，有可能是在相位累加器地址截位处理时截取位数过多所致。在系统完善过程中可通过减少截位位数，也可提高信号的采样深度进一步提高系统的精度。
5 结束语
本文介绍了直接数字频率合成器的基本工作原理，并在此基础上利用FPGA 平台实现了直接数字频率合成器的设计。系统中除了D/A 转换器和低通滤波器外，其他电路都集成在FPGA 中。该方案简化了系统的设计难度，用户可根据自身信号需要更改FPGA 中的程序，更加灵活的设计直接数字频率合成器。
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（转载自http://www.ＮＳＥＡＣ.com中国科教评价网）
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