基于EMP 7128的数字式相位测量仪

１ 器件简介

ＥＭＰ ７１２８ＳＬＣ８４－１５是Ａｌｔｅｒａ公司的ＭＡＸ７０００Ｓ系列ＣＰＬＤ，它采用ＣＭＯＳ工艺，并以第二代矩阵结构为基础，实际上也是一种基于Ｅ２ＰＲＯＭ的器件。ＥＭＰ ７１２８ＳＬＣ８４－１５有８４个引脚，其中５根用于ＩＳＰ（Ｉｎ Ｓｙｓｔｅｍ Ｐｒｏｇｒａｍｍａｂｌｅ）下载，可方便地对其进行在系统编程。此器件内集成了６０００门，其中典型可用门为２５００个，有１２８个逻辑单元，６０个可用Ｉ／Ｏ口，可单独配置为输入、输出及双向工作方式，２个全局时钟及一个全局使能端和一个全局清除端。ＥＭＰ ７１２８ＳＬＣ８４－１５支持多电压工作，其传输延时为７．５ｎｓ，最高工作频率高达１２５ＭＨｚ，并支持多种编程方式，同时可利用Ａｌｔｅｒａ公司的第三代开发软件Ｍａｘ＋ＰｌｕｓＩＩ方便地进行仿真、综合和下载。

２　系统工作原理

图１所示是一个数字式相位测量仪的系统工作示意图。图中，输入的比较信号ｂ与参照信号ａ，经参数相同的整形电路变换为正方波后，将两个方波进行异或（在ＣＰＬＤ中完成），同时与测得信号的频率ｆ（由ＣＰＬＤ设计一频率计完成）再异或，然后将得到的信号经２ｆ倍频，再将此信号作为闸门，并在其高电平时段利用高频时钟ｆｃ进行计数，最后在下降沿时将计数值读出并设为Ｎ，则相位为：

Ｐｈａｓｅ＝１８０ °Ｎ／ｆｃ

该相位测量仪表系统除整形电路外，其余均可由ＣＰＬＤ完成。计数所使用的晶振频率为４ＭＨｚ时煷讼低车姆直媛饰１８０°／（４×１０６）＝（４．５×１０－５）°。 （科教范文网 fw.nseac.com编辑发布）

３　基于ＣＰＬＤ的程序设计

设计系统软件时熢擞茫郑龋模逃镅裕可将系统分为频率计、分频器、相位计数器３个子模块，现对其分别进行描述：

(１)频率计

ｌｉｂｒａｒｙ ｉｅｅｅ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_１１６４．ａｌｌ;

ｕｓｅ ｉｅｅｅ．ｓｔｄ_ｌｏｇｉｃ_ｕｎｓｉｇｎｅｄ．ａｌｌ；

ｅｎｔｉｔｙ ｆｃｏｕｎｔｅｒ ｉｓ

ｐｏｒｔ(ｓｉｇ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－输入信号

ｃｌｋ:ｉｎ ｓｔｄ_ｌｏｇｉｃ; －－０．５Ｈｚ的闸门信号，可由晶振分频得到

ｃｏｕｎｔｅｒ:ｏｕｔ ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０));

－－计数输出

ｅｎｄ;

ａｒｃｈｉｔｅｃｔｕｒｅ ｄａｔａ ｏｆ ｆｃｏｕｎｔｅｒ ｉｓ

ｓｉｇｎａｌ ｔｅｍｐ:ｓｔｄ_ｌｏｇｉｃ_ｖｅｃｔｏｒ(１９ ｄｏｗｎｔｏ ０);

ｂｅｇｉｎ

Ｐ１:ｐｒｏｃｅｓｓ(ｓｉｇ)

ｂｅｇｉｎ

ｉｆ ｓｉｇ＇ｅｖｅｎｔ ａｎｄ ｓｉｇ＝‘１’ｔｈｅｎ

ｉｆ ｃｌｋ＝‘１’ ｔｈｅｎ

ｔｅｍｐ＜＝ｔｅｍｐ＋１; －－在闸门的高电平时段计数

ｅｌｓｅ

ｔｅｍｐ＜＝“００００００００００００００００００００”牎

－－在闸门的低电平时段清零

ｅｎｄ ｉｆ;

ｅｎｄ ｉｆ;

ｅｎｄ ｐｒｏｃｅｓｓ Ｐ１;

Ｐ２煟穑颍铮悖澹螅(ｃｌｋ)

ｂｅｇｉｎ

ｉｆ ｃｌｋ′ｅｖｅｎｔ ａｎｄ ｃｌｋ＝′０′ ｔｈｅｎ

ｃｏｕｎｔｅｒ＜＝ｔｅｍｐ;在闸门的下降沿将数据读出

ｅｎｄ ｉｆ;