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短波扩频通信系统中数字相关器的FPGA设计与实现

2015-11-14 02:04 摘要：基于FPGA设计的数字相关器，对前端模数／转换器在384kbps采样率下采得的数据进行希尔波特变换，再与本地序列做相关运算，最后将相关结果送给DSP，供DSP做进一步的处理。介绍了所选用的Stratix芯片，阐述了FPGA内部子模块的功能和设计实现方法，对所设计的FPGA数字相关器进行了仿真和校验，结果达到了设计要求。

关键词：数字相关器 FPGA 希尔波特变换 Stratix

采用ＦＰＧＡ器件可以将原来的电路板级产品集成为芯片级产品，从而降低了功耗、提高了可靠性，同时还可以很方便地对设计进行在线修改。电路设计者可以通过软件编程，经过设计输入、仿真、测试和校验，用硬件实现特定的数字信号处理算法。这种方法由于具有通用性强的特点并可以实现算法的并行运算，因此无论是作为独立的数字信号处理器，还是作为ＤＳＰ芯片的协处理器，目前都是比较活跃的研究领域。

短波通信具有设备简单、通信距离远、机动灵活、价格低廉和抗毁性强的特点，有着重要的应用价值。在短波通信系统中，接收方在信号检测、同步的过程中，要进行大量的乘加操作来做相关运算。在传输速率较高、样点间隔较小的情况下，完全由系统中央ＤＳＰ处理器进行运算，很难实现实时处理。利用ＦＰＧＡ的特点，把信号同步数字相关部分分离出来，设计一个专用的数字相关器，作为中央ＤＳＰ处理器的协处理器，来分担这部分工作，是一个很好的解决方案。本文阐述的就是这样一个应用在短波扩频通信系统的接收方中，完成数字相关功能的基于ＦＰＧＡ设计的相关器。

１ Ｓｔｒａｔｉｘ系列芯片简介

本文采用Ｓｔｒａｔｉｘ系列芯片实现数字相关器。Ｓｔｒａｔｉｘ系列是著名的可编程逻辑器件供应商Ａｌｔｅｒａ公司于２００２年新推出的ＦＰＧＡ产品。其主要特点是：采用１．５Ｖ内核，０．１３μｍ全铜工艺，容量为１０５７０～１１４１４０个逻辑单元，内嵌多达１０Ｍｂｉｔ的三种ＲＡＭ块，即５１２ｂｉｔ容量的小型ＲＡＭ，４ＫＢ容量的标准ＲＡＭ，５１２ＫＢ的大容量ＲＡＭ；具有Ｔｒｕｅ－ＬＶＤＳ（ｔｍ）电路，支持ＬＶＤＳ、ＬＶＰＥＣＬ、ＰＣＭＬ和ＨｙｐｅｒＴｒａｎｐｏｒｔ（ｔｍ）差分Ｉ／Ｏ电气标准，且有高速通信接口；增加了片内终端匹配电阻，提高了信号完整性，简化了ＰＣＢ布线；提供了完整的时钟管理方案，具有层次化的结构和多达１２个锁相环（ＰＬＬ）。

（科教论文网 lw.nseaC.Com编辑发布）

该系列芯片的最大特色是内嵌硬件乘法器和乘加结构的可编程ＤＳＰ模块，特别适于实现高速信号处理。这种ＤＳＰ模块是高性能的嵌入算术单元，它的运行速度可以达到２５０ＭＨｚ，每个ＤＳＰ模块的数据吞吐性能可以高达２．０ＧＭＡＣＳ。它可以配置为硬件乘法器、加减法器、累加器和流水线寄存器，如表１所示。

表1 单个DSP单元的设置模式

模 式9bitx9bit18bitx18bit36bitx36bit单个乘法器8个4个1个相乘累加器2个（结果为52bit）2个（结果52bit)——2个乘积求和4个2个——4个乘积求和2个1个——

Ｓｔｒａｔｉｘ系列具有多达２８个ＤＳＰ模块，可配置为２２４个（９ｂｉｔ×９ｂｉｔ）嵌入乘法器，可以为大数据吞吐量的应用提供灵活、高效和有价值的方案。这些ＤＳＰ模块可以实现多种典型的ＤＳＰ功能，如有限冲击响应（ＦＩＲ）滤波、快速傅立叶变换（ＦＦＴ）功能、相关器和加密／解密功能等。

Ｓｔｒａｔｉｘ系列由Ａｌｔｅｒａ公司提供的新一代开发软件Ｑｕａｒｔｕｓ ＩＩ支持。此软件加强了网络功能，设计人员可以直接通过Ｉｎｔｅｒｎｅｔ获得Ａｌｔｅｒａ的技术支持。Ｑｕａｒｔｕｓ ＩＩ软件中的Ｍｅｇａｗｉｚａｒｄ Ｐｌｕｓ＿Ｉｎ Ｍａｎａｇｅｒ工具可以很方便地对一些常用的基本模块进行定制，以满足不同的需要；设计人员还可以在定制后的基础上，进行进一步的改进，扩展出更多的功能。