利用DSP和CPLD增强数据采集的可扩展性(2)

从这个架构图可以看出，这4片A/D转换芯片除了片选控制信号以外，其它的数据总线以及控制总线全部是分别连在一起的。将片选控制与其它控制分开的原因在于：芯片的初始化以及转换过程需要同时完成，但是转换后数据的输出则分则完成。ADC控制时序框图如图3所示。

要实现这样的控制时序，各个阶段对芯片的片选控制如下：在初始化阶段，所以A/D芯片的片选信号有效，此时可以对每片芯片写入相同的模式选择信号，同时启动采样脉冲和转换脉冲；在转换阶段，所有片选信号全部无效，此时芯片本身在内部完成模/数转换，同时将转换完成的数据放置在芯片内部的寄存器中；在数据输出阶段，首先是第一片芯片的片选有效，此时若有一个脉冲下降沿到A/D芯片的RD端口，则芯片1的转换完成，第一路数据将浮出到数据总线上，而其它芯片由于片选信号无效，虽然有RD输入也不会有数据输出，不会造成总线冲突。对于芯片1而言，接下来的几个RD脉冲可以分别使得转换完成后的几路数据浮现在数据总线上。芯片1的数据全部输出完成后，片选1无效，此时可使芯片2的片选信号有效。依此类推，就可以完成4片芯片的转换及数据输出。

2.2 CPLD接口模块的实现

整个CPLD接口模块实际上就是一片ALTERA公司的7000系列的CPLD(外部时钟电路除外)，它控制ADC模块的初始化，同时接收并分析DSP过来的I/O端口读取信号，为DSP和ADC之间搭起一个通道。

在DSP要求读取数据时，CPLD将DSP过来的IOSTROBE作为A/D芯片的RD信号，同时对I/O地址总线的第3位至第5位译码产生A/D芯片的片选信号，这样只要是地址按照每次递增1的方式读取数据，就可以使得8片A/D分时片选有效，完全符合上面提到的读取数据的要求。另外，还依靠最高位地址确定CPLD到DSP的数据输出总线是否定义成高阻态来避免总线冲突。 （科教论文网 lw.NsEac.com编辑整理）

由于A/D芯片是采用5V供电的，所以其输出高电平将高于DSP输入高电平所能承受的范围。解决这个总是的方法之一是采用降压芯片（比如LVT系列）用