多分辨率图像实时采集系统的FPGA逻辑设计(2)

核心控制部分所选用的FPGA为Xilinx公司的Virtex-100E繁列，它具有10万等效系统门，系统时钟频率可达240MHz，用户可用的I/O管脚有196个，核电压为1.8V，峰值功耗较低[3]。

1.3.1 图像采集系统控制逻辑功能框图

图像采集系统控制逻辑框图如图2所示。①作为采集系统核心控制逻辑的主控模块，用来调用②～⑥各子功能模块。子功能模块②是整个控制逻辑执行的起点，它根据I2C协议来配置视频解码器，并且只有I2C配置过程结束后，才能启动其它子功能模块的运行。子功能模块③用于完成图像采集系统与图像压缩系统的交互。子功能模块④～⑥用于完成图像采集、预处理、存储控制等功能。下边介绍介绍各子模块的设计思想。

1.3.2 基于I2C配置视频解码器

视频解码器的初始化配置是由FPGA通过I2C总线完成的，主要包括对视频解码器的工作模式、输出行场同步参考信号的时序关系以及输出数字信号的格式等进行的设置。

1.3.3 与图像压缩系统握手

为了确保图像压缩系统与图像采集系统的同步、需要在FPGA中实现两者之间的握手机制，主要是接收图像压缩系统请示帧存控制权和释放帧存控制权的信号，并根据FPGA内部逻辑的当前运行状态进行响应。

1.3.4 原始图像数据采集

在一帧图像数据的采集过程中，最重要的就是对一帧图像数据开始和结束时刻的判断。在仔细研究了SAA7111A_4所提供的同步信号（奇偶场标识信号RTS0