基于FPGA的高频时钟的分频和分配设计(2)

如图２所示煟樱穑幔颍簦幔睿桑上盗行酒内部含有四个全数字延时锁定环（ＤＬＬ），每一个ＤＬＬ可驱动两个全局时钟分布网络。通过控制ＤＬＬ输出时钟的一个采样熆梢圆钩ビ捎诓枷咄络带来的时钟延时，从而有效消除从外部输入端口到器件内部各个时钟负载的延时。ＤＬＬ除提供对用户输入时钟的零延时之外，还具有时钟倍频和分频功能。它可以对时钟源进行两倍频和１．５、２、３、４、５、８或１６分频。本设计就是利用ＤＬＬ的零延时和分频功能来实现对６２．５ＭＨｚ时钟的输出和１６分频后４ＭＨｚ（约）时钟的输出。

３．１ 数字延时锁定环（ＤＬＬ）的结构原理

图３是一个ＤＬＬ的内部原理框图，它由各类时钟延时线和控制逻辑组成。延时线主要用于对时钟输入端ＣＬＫＩＮ产生一个延时。通过器件内部的时钟分布网络可将该输入时钟分配给所有的内部寄存器和时钟反馈端ＣＬＫＦＢ。控制逻辑则主要用于采样输入时钟和反馈时钟以调整延时线。这里所说的延时线由压控延时或衰减延时组件构成，ＳｐａｒｔａｎＩＩ系列芯片选用了后者。ＤＬＬ可在输入时钟和反馈时钟之间不停地插入延时，直到两个时钟的上升沿同