高速PCB设计中的时序分析及仿真策略(2)

以上过程表明，到达ＲＥＣＥＩＶＥＲ的数据是利用时钟下一个周期的上升沿采样的，据此可得到数据传送所应满足的两个必要条件：①ＲＥＣＥＩＶＥＲ输入端的数据一般都有所要求的建立时间Ｔｓｅｔｕｐ，它表示数据有效必须先于时钟有效的最小时间值，数据信号到达输入端的时间应该足够早于时钟信号，由此可得出建立时间所满足的不等式；②为了成功地将数据锁存到器件内部，数据信号必须在接收芯片的输入端保持足够长时间有效以确保信号正确无误地被时钟采样锁存，这段时间称为保持时间，ＣＬＫＡ的延时必须小于数据的无效时间（ＩＮＶＡＬＩＤ），由此可得出保持时间所满足的不等式。

１．１ 数据建立时间的时序分析

由第一个条件可知，数据信号必须先于时钟ＣＬＫＡ到达接收端，才能正确地锁存数据。在公共时钟总线中，第一个时钟周期的作用是将数据锁存到ＤＲＩＶＥＲ的输出端，第二个时钟周期则将数据锁存到ＲＥＣＥＩＶＥＲ的内部，这意味着数据信号到达ＲＥＣＥＩＶＥＲ输入端的时间应该足够早于时钟信号ＣＬＫＡ。为了满足这一条件，必须确定时钟和数据信号到达ＲＥＣＥＩＶＥＲ的延时并保证满足接收端建立时间的要求，任何比需要的建立时间多出来的时间量即为建立时间时序余量Ｔｍａｒｇｉｎ。在图１的时序图中，所有箭头线路表示数据信号和时钟信号在芯片内部或传输线上产生的延时，在下面的箭头线路表示从第一个时钟边沿有效至数据到达ＲＥＣＥＩＶＥＲ输入端的总延时，在上面的箭头线路表示接收时钟ＣＬＫＡ的总延时。从第一个时钟边沿有效至数据到达ＲＥＣＥＩＶＥＲ输入端的总延时为：

ＴＤＡＴＡ＿ＤＥＬＡＹ＝ＴＣＯ＿ＣＬＫＢ＋Ｔｆｌｔ＿ＣＬＫＢ＋ＴＣＯ＿ＤＡＴＡ＋Ｔｆｌｔ＿ＤＡＴＡ

接收时钟ＣＬＫＡ下一个周期的总延时为：

ＴＣＬＫＡ＿ＤＥＬＡＹ＝ＴＣＹＣＬＥ＋ＴＣＯ＿ＣＬＫＡ＋Ｔｆｌｔ＿ＣＬＫＡ

要满足数据的建立时间则必须有：

ＴＣＬＫＡ＿ＤＥＬＡＹ＿ＭＩＮ－ＴＤＡＴＡ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０

展开并考虑时钟的抖动Ｔｊｉｔｔｅｒ等因素整理后得到：

ＴＣＹＣＬＥ＋(ＴＣＯ＿ＣＬＫＡ＿ＭＩＮ－ＴＣＯ＿ＣＬＫＢ＿ＭＡＸ)＋(Ｔｆｌｔ＿ＣＬＫＡ＿ＭＩＮ－Ｔｆｌｔ＿ＣＬＫＢ＿ＭＡＸ)－ＴＣＯ＿ＤＡＴＡ＿ＭＡＸ－Ｔｆｌｔ＿ＤＡＴＡ＿ＳＥＴＴＬＥ＿ＤＥＬＡＹ＿ＭＡＸ－Ｔｊｉｔｔｅｒ－Ｔｓｅｔｕｐ－Ｔｍａｒｇｉｎ＞０ （１）

式（１）中ＴＣＹＣＬＥ为时钟的一个时钟周期；第一个括号内是时钟芯片ＣＬＯＣＫ ＢＵＦＦＥＲ输出时钟ＣＬＫＡ、ＣＬＫＢ之间的最大相位差，即手册上称的ｏｕｔｐｕ