基于Verilog HDL的模型优化(1)
2014-09-01 01:08
导读：计算机应用论文论文，基于Verilog HDL的模型优化(1)应该怎么写，有什么格式要求，科教论文网提供的这篇文章是一个很好的范例：摘 要 本文基于模型优化的必要性，对使用Verilog HDL建模时可以运用的优化手段
摘 要 本文基于模型优化的必要性，对使用Verilog HDL建模时可以运用的优化手段作了详细的阐述，对设计者具有一定的指导意义。 关键词 模型优化；综合；表达式1 引言 每个设计者在进行Verilog建模时都会形成自己的设计风格，同一个电路设计，用Verilog描述可以写出许多逻辑上等价的模型，而大多数设计者考虑的主要是代码书写上的方便和功能上是否正确，对设计的模型是否最优化结构却考虑甚少，这样不仅加重了逻辑综合的负担，影响综合效率，而且很可能会导致设计出的芯片未达到最优的面积和速度。因此，在Verilog建模时，很有必要进行模型优化。2 模型优化概述 影响一个芯片性能的指标主要有两个：面积和速度。模型优化就是通过一定的手段对模型的结构进行调整、组合和精简，从而使设计出的芯片达到更小的面积和更快的速度。 综合所生成的逻辑易受模型描述方式的影响。把语句从一个位置移到另一个位置，或者拆分表达式都会对所生成的逻辑产生重大影响，这可能会造成综合出的逻辑门数有所增减，也可能改变其定时特性。因此，采取一定的手段可以实现对逻辑的优化。但是由于优化终点包含的两个方面面积和速度是互相矛盾的，优化一个方面必定影响另一个方面，而无法实现面积和速度都达到最优，这就需要设计者对两者进行权衡，看设计偏重于哪个方面，而采取不同的优化起点。下面分别从面积和速度两个方面对模型优化的手段进行介绍。3 面积的优化3.1 提取公共子表达式 如果条件语句的互斥分支中有公共子表达式，可以提取该公共子表达式。如下面的模型可以提取公共子表达式： if(enable) P = A
