高速并行总线接口的信号完整性分析与设计

　　【 关键词 】 高速并行总线　信号完整性　总线接口　PCB板　总线互连设计　 
【 摘　要 】 
　　实现诸如并行处理或者其他复杂的功能，且工作在更高工作频率的高性能系统对承载这些电路的单板设计的提出了更苛刻的要求。当前设计人员面临的设计问题主要是严密的时钟分布和高速接口设计以满足当前对带宽的迫切要求。随着集成电路开关速度的提高以及PCB(PrintedCircuitBoard)板密度的增加，信号完整性问题已成为高速PCB设计必须关注的问题之1。元器件和PCB板的参数、元器件在PCB板上的布局、高速信号的布线等因素，都会引起信号完整性问题，导致系统工作不稳定，甚至完全不工作。如何在高速PCB设计过程中充分考虑信号完整性因素，并采取有效的控制措施，已成为当今PCB设计业界的1个热门课题。关于信号完整性分析的应用也是1个比较重要的课题。 总线作为各个模块的公共数据通道，它的稳定性通常关系到整个系统的性能。人们在总线设计方面已经进行了很多的研究。在总线设计过程中，通常使用信号完整性来进行分析，这个概念贯穿在整个总线系统的设计过程中。 本文介绍了高速并行总线互连设计中出现的信号完整性问题及新的设计方法学。 对相关的时序、反射、串扰和地弹等问题进行了深入讨论，并利用Cadence公司EDA软件SpecctraQuest对其作了相应的仿真。根据以上研究的结果，指导本人完成了实际工程项目可视电话方案的设计制作，制出的PCB板性能稳定可靠、系统工作正常，达到了1次制板成功的预期目的，缩短了研发周期，降低了成本。充分表明了信号完整性分析对于高速互连设计的重要性。  （科教范文网http://fw.nseac.com）
【文摘语种】 中文文摘 
【页数】 1-77