基于AD6644的中频数字处理模块的设计(2)

ＡＤ６６４４的采样时钟要求质量高且相位噪声低，如果时钟信号抖动较大，信噪比容易恶化，很难保证１４位的精度。为了优化性能，ＡＤ６６４４的采样时钟信号采用差分形式。时钟信号可通过一个变压器或电容交流耦合到ＥＮＣＯＤＥ和ＥＮＣＯＤＥ引脚，这两个引脚在片内被偏置，无需外加偏置电路。为了提高时钟信号的差分输入质量，本设计采用了Ｍｏｔｏｒｏｌａ公司的低压差分接收芯片ＭＣ１００ＬＶＥＬ１６。整个ＡＤ６６４４的采样电路如图３所示。由于采样电路的性能关系到最后的采样精度，所以在布线时，应保证从晶振到时钟输入脚距离尽量短，采样电路与其它数字电路尽量隔离。在整个采样电路下应大面积辅铜接地，以降低可能受到的电磁干扰，同时也可降低对其它电路的干扰。

２．１．２ 模拟信号输入

作为新型的高速、大动态范围ＡＤＣ，ＡＤ６６４４的模拟信号输入也要求差分形式。这样在模拟信号阶段，差分信号可以滤掉偶次谐波分量、共模的干扰信号（如由电源和地引入的噪声），对晶振的反馈信号也有很好的滤波作用，有利于提高ＡＤ６６４４性能。

ＡＤ６６４４的模拟输入电压在芯片内部被偏置到２．４Ｖ，驱动ＡＤ６６４４的模拟信号通过交流耦合送进输入端。ＡＤ６６４４的差分输入阻抗为１ｋΩ，差分输入电压的峰－峰值为１．１Ｖ，所以模拟输入的功率为－２ｄＢｍ，这大大简化了模拟信号驱动放大电路。充分利用ＡＤ６６４４输入阻抗高的优点，根据变压器阻抗变换和最佳阻抗匹配理论，在实际应用中可采用如图４所示的参考电路，则信号输入端可接匹配阻抗为５０Ω、满量程驱动功率约为４．８ｄＢｍ的模拟信号源。变压器次级的串联电阻起隔离和限流作用。

（转载自中国科教评价网www.nseac.com ）

ＡＤ６６４４的供电电源必须稳定性好，由于电源的高频分量容易产生辐射，所以在靠近ＡＤ６６４４各电源引脚的地方，应放置０．１