嵌入式系统中的CACHE问题

随着社会的发展、人们生活水平的提高，人们对嵌入式计算机应用的要求也越来越高。因此，对嵌入式系统的性能要求也越来越高。明显体现在嵌入式系统的ＣＰＵ速度的不断提高上。但问题也随之而来，嵌入式ＣＰＵ的主频不断地提高，一方面加强了ＣＰＵ的处理能力，另一方面，在速度上造成了与慢速的系统存储器极不相配的情况，从而影响了整个系统的性能。

为了解决这个问题，引入了ＣＡＣＨＥ技术。ＣＡＣＨＥ是一种高速缓冲存储器，是为了解决ＣＰＵ和主存之间速度不匹配而采用的一项重要技术。通过在主存和高速ＣＰＵ之间设置一个小容量的高速存储器，在其中存放ＣＰＵ常用的指令和数据，ＣＰＵ对存储器的访问主要体现在对ＳＲＡＭ的存取，ＣＰＵ可以不必加等待状态而保持高速操作。

采用ＣＡＣＨＥ技术，解决了ＣＰＵ与主存之间速度不匹配的问题；但它又带来了一些其它问题，如本文将提到的一致性问题。

１ 问题的发现与原因

在进行某嵌入式系统项目的开发过程中，有一个环节需要使用ＤＭＡ方式进行数据传输。当程序运行后，发现传到目的地的数据块中经常会有一些错误的字节。如：数据本应为００ ０１ ０２ ０３ ０４ ０５ ０６ ０７ ０８ ０９ ０Ａ ０Ｂ ．．．（１６进制），结果却是００ ０１ ０２ ０３ ００ ００ ００ ００ ０８ ０９ ０Ａ ０Ｂ ．．．。在某些环节也出现了类似的问题。例如，通过ＨＤＬＣ通道向外发送数据，发送的总是缓冲区初始化时的内容，实际要发送的数据总是发不出去，但使用调试工具看内存中的数据，却是正确的。

经过一段时间的调试，发现出现这种现象的环节都使用了ＤＭＡ传输数据。在通过ＨＤＬＣ通道发送数据的例子中，ＨＤＬＣ通道内部也是用ＤＭＡ方式从内存直接读数据并向外发送。经过分析，认为问题的原因是出在ＣＡＣＨＥ上，是由于ＣＡＣＨＥ数据与内存数据的不一致性造成的。

所谓ＣＡＣＨＥ数据与内存数据的不一致性，是指：在采用ＣＡＣＨＥ的系统中，同样一个数据可能既存在于ＣＡＣＨＥ中，也存在于主存中，数据一样则具有一致性，数据若不一样就叫做不一致性。具体表现在两个方面：

（１）更新时可能ＣＡＣＨＥ中的数据更新，而主存未更新，则造成数据丢失；

（２）在有ＤＭＡ控制器的系统和多处理器系统中，有多个部件可以访问主存。这时，可能其中有些部件是直接访问主存，也可能每个ＤＭＡ部件和处理器配置一个ＣＡＣＨＥ。这样，主存的一个区块可能对应于多个ＣＡＣＨＥ中的一个区块。于是会产生主存中的数据被某个总线部件更新过，而某个ＣＡＣＨＥ中的内容未更新，造成数据过时。

要解释这个问题，首先要了解ＣＡＣＨＥ的工作模式。ＣＡＣＨＥ的基本工作模式有两种：ｗｒｉｔｅ－ｔｈｒｏｕｇｈ模式和 ｃｏｐｙｂａｃｋ模式。在ｗｒｉｔｅ－ｔｈｒｏｕｇｈ模式下，所有的写操作都写入ＣＡＣＨＥ和ＲＡＭ，保证了ＣＡＣＨＥ和ＲＡＭ的一致。然而，每次对ＲＡＭ都有写操作会使处理器的处理能力降低，并且占用总线带宽。在ｃｏｐｙｂａｃｋ模式下，写操作只写入ＣＡＣＨＥ，不写入ＲＡＭ，从而提高了处理器性能和总线带宽。ｃｏｐｙｂａｃｋ模式下，ＣＡＣＨＥ中的内容只有在需要的时候才写到ＲＡＭ中。当ＣＡＣＨＥ中无可用空间时，一般使用最近最少使用算法（ＬＲＵ）来决定哪一个ＣＡＣＨＥ项被替换。ｃｏｐｙｂａｃｋ模式提供了很高的系统性能，但是需要更多的一致性作保证。为了便于理解，给出一个使用了ＣＡＣＨＥ的系统的逻辑框图，如图１所示。