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2013-08-09 01:05
导读：本设计 CPLD 芯片选用Altera 公司MAXⅡ系列的器件EPM1270 ,此芯片有1270 个逻辑宏单元和980 个等效典型宏单元数,足以满足本设计的需要。开发平台选择配套的最
本设计 CPLD 芯片选用Altera 公司MAXⅡ系列的器件EPM1270 ,此芯片有1270 个逻辑宏单元和980 个等效典型宏单元数,足以满足本设计的需要。开发平台选择配套的最新版进行设计，支持HDL 语言和原理图输入等多种方式。在设计中我们部分采用了Quartus II 9.1 提供的Megafunctions/LPM宏功能。
在感光阶段串行寄存器时钟信号 RSG 和电荷复位脉冲信号SRG 周期一致，SRG 高电平需要达到35ns，RSG 的脉宽要大于15ns。转移阶段时钟控制信号IAG、SAG、SRG、为同频脉冲信号，周期均为140ns，占空比50％。转移阶段到感光阶段过程中，SAG、SRG、的三个标志脉冲要满足SAG 的下降沿在最后。延迟要大于1us 后进入内循环。
在满足时序要求的情况下，本着利于设计的原则，我们设各路驱动信号的占空比均为。SRG 和RSG 均为占空比50％，周期为80ns 的脉冲信号，IAG 等信号周期为占空比％，周期为160ns 的脉冲信号。每个阶段时序产生电路需要不同时钟,但时序设计最好只用一个时钟，以保证信号稳定可靠地传输。
经过计算，我们统一采用 50MHz 作为整个时序发生电路的同步时钟，经计数器4 分频和8 分频得到F1=12.5MHz 和F2=6.25MHz 时钟，F1 时钟作为感光阶段电路的输入时钟时钟作为转移阶段电路的输入时钟。50MHz 的同步时钟作为延迟电路的输入时钟。
本设计采用模块化实现，分别设计各阶段时序发生电路，在达到所需脉冲后将各信号锁到平稳电平（IAG、SAG、SRG、TRG 为低电平，RSG 为高电平），通过将各个阶段相同信号的逻辑控制（IAG、SAG、SRG、TRG 相或，RSG 相与），即可得到整个周期所需的实际驱动信号。时序驱动电路实现框图。4.2.1 感光阶段时序设计与实现在感光阶段设计中，我们对 12.5MHz 的输入时钟进行计数，计数脉冲为790 个。感光阶段需要上阶段触发信号进行启动。设计中，我们选用D 触发器，其输入端接到上一阶段的触发信号CS,时钟端接经反向的12.5MHz 输入时钟，输出端经一个非门后，接入一个三输入的或门（输入时钟的开关）。或门的另一端接入12.5MHz 输入时钟。
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输入时钟通过后，我们用 10 位计数器对其进行计数，通过一个790 的比较器对计数结果进行比较，当RSG 和SRG 达到所需要脉冲时，比较器产生一个跳变信号PULSE，用此信号去触发两个D 触发器（在设计中为了得到最小的延时去对计数器清零，防止产生时钟信号脉冲的个数不够准确），并用一个触发器的输出接入另一个触发器的输入。感光阶段核心部分原理图。
我们把前一个触发器输出接入计数器的清零端对其清零，同时接入三输入或门的输入端，对SRG 的脉冲进行屏蔽，使其输出为稳定低的电平；另一个触发器的输出接入RSG 的三输入或门，对RSG 的脉冲进行屏蔽，使其输出为稳定高的电平。感光阶段时序仿真结果。
转移阶段时序设计与实现转移阶段设计要对 6.25MHz 时钟脉冲进行计数，当IAG、SAG、SRG、TRG 的4 路脉冲信号达到488 时，比较器输出跳变信号触发D 触发器，将D 触发器输出的高电平接入计数器的清零端对计数器进行清零，同时将其接入到或门的输入端，对脉冲进行屏蔽，使其输出为稳定低的电平。转移阶段核心部分原理图。
其中，D 触发器的输出的“1”FLIP 作为下一阶段的启动信号，比较器的跳变信号作为下一阶段的清零信号。转移阶段时序仿真结果。
标志脉冲时序设计与实现在 TRG 标志脉冲的设计中，我们用第一个与门接受CS 的信号，当CS 由低电平到高电平时，D 触发器输出为“1”，与门将打开，使输入时钟信号通过，当到达时钟的第一个下降沿时，触发第二个D 触发器，其输出将把第二个与门锁死，这样便使输出端产生TRG 标志脉冲信号。TRG 标志脉冲核心部分原理图。
结论设计完成后，对整个时序设计进行编译、仿真，得到的结果令人满意，时序仿真结果。
